Package Library Diposting oleh Dian hermawan..... , Senin, 25 Oktober 2010 at 06.16, in

LIBRARY IEEE :
- math_real
- numeric_bit
- numeric_std
- std_logic_1164
- std_logic_arith
- std_logic_signed
- std_logic_unsigned
- vital_timing

LIBRARY STD :
- standard
- textio

LIBRARY WORK :
semua source code user akan dicompile dan dimasukkan ke dalam library ini

multiplexer Diposting oleh Dian hermawan..... , at 06.14, in

library ieee;
use ieee.std_logic_1164.all;

entity gede is
port(
a,b,c,d,s1,s2: in bit;
y:out bit);
end gede;

architecture idunk of gede is
begin
proc: process is
begin
if (s1='0' and s2='0') then y <= a; else if (s1='0' and s2='1') then y <= b; else if (s1='1' and s2='0') then y <= c; else if (s1='1' and s2='1') then y <= d; end if; end process proc; end idunk; entity sinyal is port( pa,pb,pc,pd,ps1,ps2:out bit); end sinyal; architecture sinyal_arch of sinyal is begin pros: process is begin pa <= '0'; pb <= '1'; pc <='1'; pd <= '0'; ps1 <= '1'; ps2 <= '0'; end process pros; end sinyal_arch; library work; use work.all; entity eksekusi is end eksekusi; architecture eksekusi_arch of eksekusi is signal in1,in2,in3,in4,select1,select2,output: bit; begin w1: entity sinyal port map(in1,in2,in3,in4,select1,select2); w2: entity kepletex port map(in1,in2,in3,in4,select1,select2,output); end eksekusi_arch;

Tulisan FPGA Diposting oleh Dian hermawan..... , at 05.51, in

Multiplexer
Multiplexer berfungsi untuk memilih output dari beberapa input berdasarkan input pada kaki selectornya. Multiplexer memiliki rangkaian logika sebagai berikut :

Dalam tulisan kali ini akan dicontohkan kode program vhdl untuk membuat multiplexer dengan 4 input, 2 selector, dan 1 output. Multiplexer diatas memiliki tabel logika :

==========
= s1 = s2 = Y =
==========
= 0 = 0 = a =
= 0 = 1 = b =
= 1 = 0 = c =
= 1 = 1 = d =
===========

Pertama-tama definisikan entitas multiplexer dengan nama "kepletex" :

entity kepletex is -- mendefinisikan entity "kepletex"
port(
a,b,c,d,s1,s2: in bit; -- terdapat 4 port input, 2 selector, dan 1 output
y:out bit);
end kepletex;

Lalu definisikan arsitektur "mux_arch" dari entity "kepletex" :

architecture mux_arch of kepletex is
begin
proc: process is
begin
if (s1='0' and s2='0') then y <= a;
else if (s1='0' and s2='1') then y <= b;
else if (s1='1' and s2='0') then y <= c;
else if (s1='1' and s2='1') then y <= d;
end if;
end process proc;
end mux_arch;

Arsitektur berfungsi untuk menerangkan bagaimana entity "kepletex" bekerja. Namun kode diatas hanyalah berupa template, sehingga tidak bisa dijalankan untuk simulasi maupun di sintesis karena belum didefinisikan bit input pada masing-masing portnya. Untuk itu kita tambahkan entity "sinyal" dan arsitektur "sinyal_arch" yang berfungsi untuk memberikan input pada entity "kepletex".

entity sinyal is
port(
pa,pb,pc,pd,ps1,ps2:out bit);
end sinyal;

architecture sinyal_arch of sinyal is
begin
pros: process is
begin
pa <= '0';
pb <= '1';
pc <='1';
pd <= '0';
ps1 <= '1';
ps2 <= '0';
end process pros;
end sinyal_arch;

Semua kode vhdl diatas digabung menjadi satu menjadi :

library ieee;
use ieee.std_logic_1164.all;

entity kepletex is -- mendefinisikan entity "kepletex"
port(
a,b,c,d,s1,s2: in bit; -- terdapat 4 port input, 2 selector, dan 1 output
y:out bit);
end kepletex;

architecture mux_arch of kepletex is
begin
proc: process is
begin
if (s1='0' and s2='0') then y <= a;
else if (s1='0' and s2='1') then y <= b;
else if (s1='1' and s2='0') then y <= c;
else if (s1='1' and s2='1') then y <= d;
end if;
end process proc;
end mux_arch;

entity sinyal is
port(
pa,pb,pc,pd,ps1,ps2:out bit);
end sinyal;

architecture sinyal_arch of sinyal is
begin
pros: process is
begin
pa <= '0';
pb <= '1';
pc <='1';
pd <= '0';
ps1 <= '1';
ps2 <= '0';
end process pros;
end sinyal_arch;

-- kode dibawah ini merupakan kode yang berfungsi menjalankan --
-- entity yang telah didefinisikan diatas --

library work;
use work.all;

entity eksekusi is
end eksekusi;

architecture eksekusi_arch of eksekusi is
signal in1,in2,in3,in4,select1,select2,output: bit;
begin
w1: entity sinyal port map(in1,in2,in3,in4,select1,select2);
w2: entity kepletex port map(in1,in2,in3,in4,select1,select2,output);
end eksekusi_arch;

FPGA Diposting oleh Dian hermawan..... , Senin, 18 Oktober 2010 at 06.28, in

Pembahasan
FPGA ( Field Programmable Gate Array ) merupakan sebuah Ic Digital yang biasanya digunakan untuk mengimplementasikan rangkaian digital.
Ic digital ini bersifat Programmable yang berarti user atau pemakai dapat memakai Ic digital ini secara berulang ulang untuk menyesuaikan program apa yang kita inginkan yang akan didownloaad kedalam FPGA ini sesuai dengan kebutuhan atau keinginan user.
selain itu perlu diingat juga bahwa FPGA ini bersifat Volatile yang artinya ketika sumber daya yang menyuplainya dicabut maka scara otomatis FPGA ini akan khilangan fungsinya.
Hal hal yang bisa digunakan oleh FPGA
. Kita bisa mengisi ulang atau memprogram ulang FPGA sebanyak yang kita inginkan tidak terbatas dengan berbagai macam fungsi logic yang kita inginkan.
. Jika kita melakukan kesalahan paad rancangan kita.kita cukup betulkan kesalahan tersebut,lakukan kompilsi ulang kemudian unduh atau download lagi.
. Rancangan kita bisa lebih cepat,dibandingkan dengan rancangan yang kita buat dengan komponen komponen biasa,karna dengan FPGA hampir semua rangkaian terimplementasi didalam chip.

Sejarah
FPGA ini dikembangkan sejak tahun 1984 oleh perusahaan xilinc yang berbasis di San Jose.CA.
Ada 5 perusahaan besar yang memproduksi FPGA.Dua yang pertama merupakan pemain utama dipasar FPGA.
.Xilinx
.Altera
.Lattice,Actel,Quicklogic

Cara Kerja FPGA
misalkan pada rangkaian FULL ADDER kedalam FPGA,Rangkaian ini akan didownload kedalam FPGA untuk menempatkan masing masing bagian dari full adder kedalam logic cell.kemudian antara satu logic yang satu dengan yang lain saling terhubung melalui jalur interkoneksi membentuk fungsi logika layaknya seperti rangkaian full adder.

Kalimat Baku Dan Tidak Baku Diposting oleh Dian hermawan..... , at 06.19, in

Baku Tidak Baku
Frekuensi frekwensi

Konsekuensi konsekwensi

Kuadrat kwadrat
Kualitas kwalitas
Kuantitas kwantitas
Kuantum kwantum
Kuartal kwartal
Kuintal kwintal
Kuitansi kwitansi
Aktif Aktiv
Februari pebruari
Fondasi pondasi
Foto Photo
Hafal hapal
Konferensi Konperensi
Negatif negativ
Objektif objektiv
Pasif pasiv
Positif positiv
Subjektif Subjektiv
Tarif tarip
Transitif transitiv
Paham faham
Pikir Fikir
Telepon telpon
Napas Nafas
Permak vermak
Pulpen vulpen
Aktivis Aktifis
Konveksi konfeksi
Motivasi motifasi
November nopember
Provinsi propinsi
Universitas unifersitas
Babtis baptis
Lembab lembap
Sabtu saptu
Nekat nekad
Tekad tekat
Proyek projek
Asas Azas
Ijazah Ijasah
Batin Bathin
Katolik Katholik
Ortografi Orthografi
Patogen pathogen
Teologi Theologi
Anugerah Anugrah
Indera Indra
Jendral Jendral
Menteri mentri
Terampil trampil
Perancis Prancis
Sumatera sumatra
Cendrawasih cenderawasih
Indragiri Inderagiri
Istri Isteri
Ksatria Kesatria
Prajurit Perajurit
Putra putera
Putri puteri
Samudra Samudera
Izin Ijin
Rezeki rejeki
Zaman Jaman
Zamrud jamrud
Khalifah kalifah
Khawatir Kawatir
Khotbah Kotbah
Makhluk makluk
Nakhkoda Nahkoda
Takhta tahta
Ahli Akhli
Karisma Kharisma
Maksud mahsud
Teknik tehnik
Teknologi Tehnologi
Ekspor expor
Kompleks Komplex
Seks Sex
Taksi Taxi
Skuat skuad
Diubah Dirubah
Mengubah Merubah
Telanjur Terlanjur
Telantar Terlantar
Telentang Terlentang
Mencintai Menyintai
Mencolok menyolok
Menyontek Mencontek
Mungkir pungkir
Tampak Nampak
Andal Handal
Azan Adzan
Embus Hembus
Hadis hadits
Imbau himbau
Interpretasi Interprestasi
Kanker Kangker
Kongres Konggres
Magrib Maghrib
Ramadan Ramadhan
Salat Shalat
Silakan silahkan
Standar Standart
Karena Karna
Cabe cabai